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本期的问答总结如下，请射频从业者们查阅。这期中的问答哪个是您心目中最精彩的呢？
01
有关功率合成网络EM仿真问题
Q：请问各位大佬，我要进行如左图所示的功率合成匹配，这种结构用EM仿真是像图1那样仿更接近实测呢还是像图2那样加两个小突起更接近实测？我自己仿真这两种结构发现差距还是挺大的。
A：图一更接近。
Q：有没有具体的例子或者资料之类的目前我1和2两种答案都听到过，实在是捏不准。
A：这个不止和图1或图2两种画法有关，还和Port设置有强的关系。可以仔细研究一下ADS帮助文件中提到的Port设置说明。如果Port设置不对，第一和第二种仿真方法都是不对的。
不过对于第二种来说将两个晶体管的馈电点物理设置成两个细的线，物理上说不过去。
A：看一下仿真后的场分布，fem仿真可以看。
Q：明白了，多谢大佬。
02
有关PA工作电流相关参数问题
Q：请教大佬一个问题，PA的工作电流跟哪些方面有关？
A：是指静态电流还是大功率工作电流？
静态电流和偏置点相关，大功率工作电流还和功率、输出阻抗相关。
A：静态电流，电压，频段匹配，放大模式都有关系；
静态电流影响管子工作区；应用电压不同 电流自然不同，频率匹配跟阻抗相关；工作模式不同也直接影响整体的电流表现。温度也会有影响。
03
有关DRC问题
Q：请教大家一下，DRC提示这个错误，是什么原因？
A：就是你的gds名字和你的那个reticle名字不是一个好像，你改一下应该就没问题了。
Q：是哪里的了，咋个改成匹配的。
A：你要过的DRC是那个cell?你这个cell的名字要和你导出的gds是一个名字。
Q：感觉应该是一样的，我的gds就是那个同一个cell导出来的。
只有问下Win，应该是操作上的问题，可能之前导出的时候包含其他cell的信息。再重新导下试下。
Q：好的，谢谢指导。
04
有关差分PA仿真问题
Q：请教前辈们一个问题，在做大功率PA的时候，功率管源级到GND引线电感会造成很大的交流摆幅，导致PA线性度恶化，在设计的时候有什么方法可以减少引线电感的影响吗？
A：可以选择差分结构试一试。
Q：差分结构只能改善二次四次谐波 但是对于三次谐波还是无能为力。
A：其实对二次谐波的作用也很有限，但是可以解决你刚才那个bonding的问题。
Q：因为我用的是差分的结构，加上bonding电感之后还是影响巨大，我也很奇怪这一点 单端的P1dB和差分的P1dB还是只差了 3dB不知道是差分没改善到，还是仿真没仿出来，而且到地的还不跟电源的一样，可以加bypass 电容，这边到地应该是需要低阻抗点吧，串串联谐振的话 DC又没了 ，所以对这个问题很懵。
Q：假如没有共模影响的话，单端是20dBm输出，差分是23dBm，加入共模的干扰之后，单端降到15dBm 按照道理差模应该是高于18dBm的 因为差分结构可以改善共模的影响，但是仿真结果 差分是18dBm。 所以看似差分结构对这个影响没有改善。不知道 这样下判断是不是有漏洞。
A：你两路差分对称吗？你的transformer可能对称性很差，导致两路不对称，从而可以看到退化电感。
Q：我把transformer换成理想的也试过了，P1dB掉了4-5个dB，影响还是很大。
A：你是schematic仿真吗？单端和差分管子尺寸咋样？
Q：是原理图仿真。
A：我认为如果是纯schematic，理想变压器，基本上可以认为完全对称，不会有影响。甚至共模信号都过不去。
Q：谢谢您的回答，我去找一下看下哪里出现的失真，可能是对称性上的问题。我再检查下。
05
有关PA可靠性问题
Q：请教前辈们一个PA可靠性的问题，如果考虑调制信号的话，比如说Pave=30dBm （9dB PAR），这种的话可靠性问题就按照36dBm的CW信号来考虑吗？
A：所谓可靠性有很多种。
有一种是输出抗反射，测试条件是VSWR 10:1，输出功率是P3dB，可以是CW，也可以是脉冲，这个看客户的需求；
第二种是输入的可靠性，这种一般是在输入的P5dB情况下看会不会损坏，不需要额外的条件，这是射频性能可靠性。其他的击穿电压等可靠性，基本跟工艺有关，不需要做额外验证。
不过有一个提醒，就是容易忽略的可靠性，自激震荡，建议在没有射频信号的情况下扫描静态，把静态扫描到可接受的范围，看看有没有自激，其实只要扫描到AB类即可。所谓扫描到可接受的静态的标准是静态带来的热耗不会导致超出管子的最高温度即可。
Q：感觉10:1 VSWR比较玄学了，实际场景中会不会出现这个状况？
A：其实会，比如天线掉了，相当于PA全开路了，有的产品有保护，有的没有。基本需求是保证PA不烧毁。
对于现在5G的基站，它的天线和PA是焊接在一起的，不会存在天线断开PA开路的状态。
个人理解PA设计的真正难点是可靠性，批量的产品的可靠性，怎么不烧PA或者说为什么烧PA是很深的学问，因为PA牵扯的太多了，辅助性电路（电源，控制电路，保护电路等等），热处理，这些都是隐含条件，直观现象是烧PA，但是很多时候并不是管子本身引起的，PA本身就是火药，做PA就好比在一堆火药上点火柴，没做好防护措施或者火柴质量不好都会炸。
Q：在考虑10:1的失配时，芯片的走线承受的峰值电流能力需要考虑到么？管子的失配是厂家决定的。正常介绍的金属通流应该是均值吧，那峰值电流怎么换算到均值，除以0.707吗？
A：不是，这个你翻翻书，峰值和平均值的换算，另外，击穿有两种，电压击穿和电流击穿，可以琢磨琢磨这两种的表征和原因。
Q：那输入的可靠性这个与什么有关了？
A：输入你跟栅极击穿电压有关，跟你前面选的driver有关，一般情况下我习惯把driver的输出P3dB小于等于PA的输入P5dB，这样可以在硬件上保护一下PA不被烧毁。
Q：CW波的话，输出的电流就特别严了吧，应该不会指定CW吧？
A：会指定，比如对讲机行业的基站以及军工的一些需求，他们的信号峰均比很低，并且大概率可能是CW状态，所以要考虑。
这些非常规行业的通信的调制信号之前都是恒包络，没有调幅信息在，并且都是用到管子最大功率，所以要考虑在P3dB处的CW处的状态，非常规行业的PA在可靠性测试方面做的非常非常优秀，我找一找相关文档看能不能分享一下。
Q：Driver的输出P3，小于后级输出P5时的输入对吧？如果是这样，两个管子输出功率都在极限了。这样做，峰均比会非常低。QAM信号要求8-9dB时，driver也要功率回退，但这样其实有风险的， driver如果输出能力强，一样防止不了末级被过推。
A：没有，driver的P1或者P3怎么选，是≥Pnom+PAR，但是大于多少就看怎么定，一是看系统对driver的非线性有什么要求，二是对效率有什么要求，三才是我说的那个可靠性保护。如果都牺牲性能了，那就没必要保护了，哈哈哈。
Q：对啊，峰均比高的设计就祈祷级连稳定性没问题吧？
A：对，但是有一个问题，就是transceiver会存在突然大峰均比的状态，就是非正常状态，而这种状态是非常容易烧PA的输入级，在宏基站上都会在软件方面做一些保护，叫PA Spike，也可以按我说的做硬件保护，但前提是要满足性能。
Q：请问P3dB是3dB压缩点吗？
A：对，不过对于GaN来说P3可能不太准确，你可以理解为输出功率增加少于0.2dB的功率点。输入增加1dB，输出功率增加小于0.2dB，可以叫饱和功率或者Psat，叫法不一样，但意思一样。
Q：请问大哥是在哪些书籍资料上看到的，方便分享一下吗？
A：P3dB的书上都有，GaN由于增益是有扩张、线性、压缩的阶段，我们一般把增益最高点压缩3dB作为P3dB或叫Psat，0.2是个经验值，一般推到推1dB长0.2dB的时候基本就是到这个状态。以下资料可供参考：
A：个人感觉GaAs和GaN可靠性的方向还是不太一样，GaAs和GaN的栅工艺各家也不太一样，真是得多遇到问题，多解决才能积累。
砷化镓这个本身功率密度不大，但是工作电压低，电流大一些，氮化镓功率密度大，但是电压高，对器件设计很有考验。
Q：GaN推功率推偏饱和功率，静态电流会变小，然后就不恢复了，这个跟工艺有关系吗？
A：其实GaAs也会，比如电压摆幅过高，导致击穿的问题，比如doherty到底应该采取怎么样的功率分配，表面不一样，但是基本考虑方向一样。
A：这个跟材料有关系，是GaN的热效应和trapping效应，就是电流崩塌的问题。长期会有一个老化的问题，像GaN的机器，一般在出厂前会做老化处理来降低你说的这种静态电流的变小问题。
A：老化一下，如果稳定了还好，如果一直变，可能是栅极势垒出了问题。
A：GaN这个工艺本身还不是很完善，缺陷密度比较大。
Q：这个是普遍现象么？
A：相对来说还是比较普遍的，但是老化100小时左右，一般就稳定了，而且老化后vth也会变一点。
A：普遍，只是不同的厂家工艺所产生的波动不一样，正常做法就是老化，两种晶格不同的材料结合在一起会存在这种线性，这种现象对于非DPD的产品是可以接受的，而对于带DPD的产品就不太友好了，因为这可以理解为长期的记忆效应。
A：以前也遇到过砷化镓电压击穿的问题，一般感觉摆幅在2.5vcc以内还是比较安全的，反而发现温度上来以后，击穿电压降低了一些。
Q：请教一下，常用的老化方法有哪些，惯用的，高低温循环发射么，还是存储？
A：我们一般加射频老化，温度要上来会好一些。
Q：100个小时也就是四天左右，老化后重新调偏流~
A：主要还是看能不能稳住，也比较考验工艺，有些有点问题的材料，应力加上去以后就容易坏。
最近砷化镓也是看到很多奇特的事情，突然觉得砷化镓这个东西潜力还是挺大的。
Q：我就推个P3dB 就出现这种情况了，真麻烦。
A：应该只开直流也会有这个现象。
Q：有两种，第一种是静态电流小功率是很稳定的，过高功率就会降低 而且这个降低不会恢复。第二种是工艺问题，一开电，静态电流就哗啦啦往下掉（无功率放大状态）。
A：可能你的热耗很大，饱和功率大。
Q：第二种不是热耗，静态电流就50mA，也会上电掉。
A：那可能要看一下结温了，栅极是否有电流。
Q：我用过一家的管子，隔几天开电最终稳定的电流都不一样，一开始会冲得很高，然后迅速回落。示波器看过了，栅压没有任何过冲回落的，很稳定。栅极有电流啊，一般有1mA以内。
Q：测试的时候遇到，如果柵极电流有个10mA左右的电流会是啥原因？
A：是多个原因的叠加，主要还是缺陷密度有些高。
大功率情况下栅极会有电流，但是在2mA以内，如果是大于这个值，不管是什么状态都不正常。大概率是你辅助电路的问题，或者是工艺的问题。
Q：这个也咨询过，不同人说法不太一样，而且也是很玄学。
A：因为是这样，栅极供电一般采用LDO或者DAC，他们的带载能力都比较弱，如果栅极有较大电流，从工艺原理上说不通，成熟的工艺不会有这种现象，如果有的话那就是大问题。
我个人还是怀疑是辅助电路的问题，比如你的LDO或者运放是不是稳定，要真是工艺问题，那就是太拿不出手了。不过这种一定是非正常现象，没有存在的道理和理由。
Q：材料的问题居多，但是供应商说栅流没事。
A：单纯从PA的角度来说栅流没事，无非栅极电压大一些，但是放到系统里面就比较麻烦。
06
有关带有PAPR信号TVS选择问题
Q：请教一个问题，假设wifi信号PAR值12dB，那在PA后面加TVS的话，TVS额定电压改如何根据输出平均功率选择呢？
A：根据峰值功率选择吧，看你的最高功率的电压摆幅。
07
有关仿真PDK中脉冲数据问题
Q：想问一下，发现Foundry给的晶体管手册是脉冲波下的测试数据，但是实际我们用连续波设计和测试的。这样会不会有很大偏差啊？
A：会有偏差，但是它的模型里面可以设置成CW状态，这样仿真起来就好一些。
08
有关Casecode电路中CG管源漏电容问题
Q：各位大哥，有看过这种结构PA的吗？CM的作用和原理是什么？
A：弥勒等效，具体参考王华的论文。你从那个端口看上去是共栅放大器，然后1-Av是负的，下面看到的就是负电容，这样就能抵消一部分电容了，具体实施看你自己扫描吧。
Q：谢谢
09
有关EVB板SMA头过渡线问题
Q：请问，PA，有谁做过SMA的这种匹配结构？
A：sky qorvo的射频前端都有类似的结构，为了抵消接头焊接对阻抗的影响。
A：如果不做，直接50欧姆怼在接头上，这个地方会由于阻抗不连续，会适配，差不多会失配到57-60欧姆，驻波顶多到得了-15。但是如果你想要板子能到-20以下，就得优化优化这个位置。尤其是对PA影响不较大比如wifi FEM，对LNA影响比较小。
A：做芯片测试板弄成这样其实没有意义，没有办法指导实际产品在PCB应用，实际产品你不可能做成这样匹配 尤其还挖空了微带线，不知道做芯片的同事如何看待这种情况。也就是说 实际产品永远做不到参考板的指标。
A：厂家只是尽量把EVB做的好一点，展示芯片性能，使用方量产还得自己优化。有的EVB板材都是顶级的，而实际使用结合成本，数量，指标需要兼顾考虑的。
A：”厂家只是尽量把EVB做的好一点，展示芯片性能，使用方量产还得自己优化。”这句话是我赞同。比如用方要求交付过来的芯片实测驻波-15以下，那厂家在研发的时候必须要把除芯片以外的所有链路做到起码-25以下，才不会导致外部链路驻波影响了芯片的实测效果。比如EVB板，射频线缆，测试仪器等。
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